-- Flip-Flop Master-Slave con abilitazione orologio
libreria ieee;
usa ieee.std_logic_1164.all;
l'entità master_slave_ff è
porto (
clk:in std_logic;
ce:in logica_std;
d:in logica_std;
q:fuori std_logic
);
fine master_slave_ff;
l'architettura rtl di master_slave_ff è
segnale q_master:std_logic:='0';
inizio
processo(clk, ce)
inizio
se crescente_edge(clk) allora
se ce ='1' allora
q_maestro <=d;
termina se;
termina se;
fine processo;
processo(clk)
inizio
se crescente_edge(clk) allora
q <=q_maestro;
termina se;
fine processo;
fine rtl;
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