BIOS DRAM Timing 9-9-9-24 Spiegazione

La sincronizzazione della DRAM che può essere modificata entro BIOS del sistema controlla il numero di cicli di clock della memoria ( metà della velocità di clock etichettata della memoria ) prima della memoria esegue un'azione specifica. Più bassa è la tempistica , il più veloce è il tempo di reazione della tua memoria , accelerando il sistema nel processo. Ognuno dei quattro numeri rappresenta una diversa impostazione , in ordine dal primo all'ultimo : RAS CAS Delay , RAS precarica , Active Precharge Delay e Row Active Time . Impostazioni di temporizzazione può essere abbassato solo per quanto riguarda l'impostazione più bassa alla quale la scheda madre è prodotto per funzionare . RAS CAS Delay

Il primo numero della quattro numero DRAM sequenza di sincronizzazione è la RAS di CAS Delay . Dati all'interno della memoria di un sistema sono disposti in una matrice di numeri composta di righe e colonne . Per accedere ai dati all'interno della memoria, il sistema deve prima attivare la riga in cui si trovano i dati e poi la colonna. Il primo segnale , il Row Address Strobe ( RAS ) , viene inviata per attivare la riga, quindi il secondo segnale , il Column Address Strobe ( CAS ) , viene inviata per attivare la colonna , l'accesso ai dati . Il tempo tra i due segnali è la RAS di CAS Delay , che nel caso dell'esempio 9-9-9-24 tempistica è di nove cicli di clock .
RAS precarica

il secondo numero nella sequenza è la precarica RAS . Una volta che i dati memorizzati si accede , il sistema deve chiudere fila dei propri dati al fine di inviare un altro comando di accesso alla riga successiva della porzione di dati. La precarica RAS è il ritardo tra il comando di chiudere la fila in attesa del comando di accesso successivo e la chiusura effettivo della riga - il tempo necessario tra disabilitazione di accesso ad una linea di dati e l'inizio del accesso ad un'altra linea di dati . Nell'esempio sequenza di temporizzazione , questo sarebbe nove cicli di clock.
Active Precharge Delay

Dopo l'accesso a una posizione di memoria , c'è un piccolo ritardo prima il sistema può accedere al percorso successivo . Questo ritardo è l' attivo di precarica ritardo , il terzo numero della sequenza di temporizzazione ( nove cicli di clock della sequenza 9-9-9-24 ) . Fino a quando questo ritardo si snoda verso il basso , un ulteriore comando di precarica non può essere avviato , limitando l'accesso alla memoria nel processo .
Row Active Time

Il numero finale del 9 -9-9-24 sequenza di sincronizzazione è la Row Active Time del modulo di memoria . The Row Active Time rappresenta il ritardo di tempo tra il momento in cui un pezzo di dati è richiesto e il punto in cui si accede alla riga di dati . Questo permette l'apertura della riga in preparazione per l'accesso ai dati contenuti all'interno di un Address Strobe Row e Column Address Strobe . Questo processo inizia il processo di accesso ai dati sia per la lettura o la scrittura del modulo DRAM .

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