Come di analizzare il sistema Verilog Asserzioni

Verilog è un linguaggio di programmazione che descrive l'hardware digitale. Affermazioni sono affermazioni che definiscono le condizioni previste all'interno di un programma . In Verilog , asserzioni sono usati per definire gli stati che il circuito dovrebbe verificarsi durante il normale funzionamento . Queste affermazioni possono essere usati per analizzare il circuito per guasti . Eventuali errori di programmazione possono portare ad un'asserzione non riuscita , che vi aiuta a rintracciare un bug alla sua causa principale . Si dovrebbe aggiungere asserzioni al vostro programma Verilog per aiutare il debug del sistema , e come strumento per aiutare altri programmatori quando esaminano il codice. Cose che ti serviranno
Verilog ambiente di sviluppo integrato ( IDE ) , come ad esempio Altera Quartus II (vedi Risorse per il collegamento ) economici Show More Istruzioni
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Aprire il Verilog IDE facendo clic sulla sua icona . Creare un nuovo progetto facendo clic su " File ", quindi selezionando " Creazione guidata nuovo progetto ". Viene visualizzata una nuova finestra di progetto . Selezionare un nome e una directory per questo progetto . Premere il pulsante "Next" per passare attraverso il resto delle pagine , lasciando tutte le impostazioni al loro valore predefinito . Premere il pulsante "Fine" per creare il progetto .
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Selezionare " File ", quindi "Nuovo" per aprire una finestra di creazione del file . Selezionare "File HDL Verilog " e premere il tasto " OK " per aggiungere un nuovo file Verilog al progetto. Un file vuoto Verilog appare nella finestra principale di editor di testo .
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Creare un modulo dal nome del progetto . Ad esempio, se il progetto è denominato "asserzioni ", è possibile scrivere la seguente definizione del modulo :

Asserzioni modulo ;
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dichiarare due registri che contengono i valori , denominato " A" e "B ", in questo modo:

reg A, ​​B ;
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impostare il valore iniziale per ogni registro come questo:

iniziale iniziare A = 0 ; iniziale iniziare B = 1;
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Supponiamo di avere un "if" che verifica se " a" non è uguale a "B. " A questo punto del programma , questo dovrebbe essere sempre vero , dal momento che " a" e "B" sono stati appena inizializzato a valori diversi. Questo sarebbe un ottimo posto per mettere una dichiarazione di " affermare " . Scrivere il seguente "if" , seguita da una dichiarazione " affermare " :

if ( ! A = B ) assert ( ! A = B) ;
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Scrivi una più verbose " affermare " l'istruzione che stampa i messaggi ogni volta che una dichiarazione di " affermare " viene elaborato. Sostituire il " assert ( A = B ! )," Dichiarazione con il seguente :

assert ( ! A = B ) $ display (" . Asserzione passava a non è uguale B. "); else $ errore ( " Asserzione non riuscita A è uguale a B. . ");
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Eseguire il programma premendo il tasto verde "Play " che si trova sulla barra degli strumenti in alto . Il programma deve stampare il seguente messaggio : "Asserzione passato . A non uguale B. "Tuttavia , se alcuni bug si verifica che imposta il valore di" B " a zero , l'asserzione avrà esito negativo e il messaggio di errore " Asserzione non riuscita . A è uguale a B. "apparirà .
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Usate i messaggi di asserzione per analizzare lo stato del programma e verificare tutte le ipotesi circa il disegno . Quando un'asserzione fallisce ripetutamente , c'è un bug nel programma che non soddisfa i criteri di progettazione . Si può lavorare il vostro senso della affermazione indietro per la causa principale di questo bug .

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